Dissertation, März 2010
Abstract: Bis vor wenigen Jahren war die Komplexität von HF-ICs so gering, dass testunterstützende Designmaßnahmen (Design-for-Test, DfT) oder gar ein Selbsttest (Built-In Self-Test, BIST) unwirtschaftlich gewesen wären. Da man HF-Parameter zudem nur schwer mit ausreichender Genauigkeit auf dem Chip messen konnte, wurde der Produktionstest auf speziellen automatischen HF-Testsystemen (Automated Test Equipment, ATE) durchgeführt. Der allgemeine Trend der letzten Jahre hin zu drahtlosen Anwendungen schaffte einen Massenmarkt für komplexe HF-Systems-On-Chip (SOC) mit rapide sinkenden Produktmargen. Wie zuvor bei digitalen ICs wurde der Produktionstest auch für HF-SOCs zum Flaschenhals; DfT und BIST wurden zur ökonomischen Notwendigkeit.
Sigma-Delta-modulierte Fractional-N Phase-Locked Loops (SDPLLs) gehören zu den Schlüsselkomponenten in heutigen HF-SOCs; sie erzeugen und modulieren rauscharme HF-Trägersignale mit kurzer Einschwingzeit. Die enge Verzahnung von analogen und digitalen Blöcken in SDPLLs und deren vollständige Kapselung im SOC erschwert jedoch deren Produktionstest und damit den Test des gesamten HF-SOCs. Da erprobte digitale DfT-Methoden ungeeignet sind, um die vielfältigen HF-Spezifikationen abzudecken, wird ein neuer Ansatz für den autonomen, spezifikationsgetriebenen Test von SDPLLs in SOCs benötigt. HF-Geräte müssen strenge Standards erfüllen, die ganz überwiegend in der Frequenzebene spezifiziert sind, wie z.B. die Sendebandbreite. In dieser Arbeit wurde daher ein spektraler PLL BIST (SP-BIST) entwickelt, um spektrale Eigenschaften von integrierten SDPLLs auf dem Chip ohne externe Messgeräte zu ermitteln und digital auszugeben. Der SP-BIST beinhaltet einen Stimulusgenerator zur Modulation der PLL und einen Block, der die HF-Antwort der PLL spektral bewertet.
Es musste zunächst eine Simulationsmethodik entwickelt werden, um das Zusammenspiel der RF- und Digitalblöcke von SDPLL und SP-BIST im Frequenz- und Zeitbereich vorherzusagen. Unter Verwendung eines Standard-VHDL-Simulators konnten damit u.a. die PLL-Schleifenbandbreite und das Phasenrauschen bei 4 GHz mit einem Noise Floor von -200 dBc/Hz simuliert werden. Der digitale Stimulusgenerator erzeugt Zweitonsignale mit einer Frequenz von 16 ... 180 kHz und einem Spurious-Free Dynamic Range (SFDR) von 60 dB. Die PLL wird digital über das Fractional-Frequenzwort moduliert. Das Zweitonsignal steht sowohl als Sigma-Delta-modulierter Bitstrom zur Verfügung als auch in paralleler Form und ist damit ein vielseitiges Testsignal auch für andere analoge und mixed-signal-Blöcke auf dem Chip. Das HF-Signal der PLL wird mit einem digitalen Sigma-Delta-Frequenz-Diskriminator (SDFD) gleichzeitig demoduliert und digitalisiert. Der demodulierte Bitstrom wird in einem Multiraten-Bandpassfilter vierter Ordnung mit einer Bandbreite von 0,8 kHz und einem digitalen Hüllkurvendetektor spektral bewertet. Dabei wird ein SFDR von 45 dB erzielt, der Rauschboden liegt bei L = -80 dBc/Hz. Die Mittenfrequenz des Bandpasses wird mit einem einzigen Parameter in Schritten von 300 Hz im Bereich von 10 … 200 kHz abgestimmt. Der niedrige Ausschnittsverlust des Filters verursacht einen reproduzierbaren Amplitudenfehler von weniger als 0.5 dB für Einzeltöne. Dieser und andere systematische Fehler können leicht mit einer Kalibrationsmessung entfernt werden. Die resultierende Standardabweichung des PLL-Frequenzgangs, gemessen mit dem On-Chip Stimulusgenerator, ist 0.05 dB. Die Messdauer beträgt 3 ms pro Frequenzpunkt, Messwerte werden über ein minimales Testinterface als statisches Wort ausgegeben und ermöglichen damit auch einen RF-Test der PLL auf Wafer Level.
Mit der Einschränkung des relativ geringen SFDR können auch das In-Band Phasenrauschen und die Modulationsmaske bewertet werden. Diese On-Chip Extraktion der spektralen Parameter stellt eine effiziente Kompression der analogen Daten dar und kann direkt mit den Spezifikationen im Frequenzbereich verglichen werden. Durch Messung der PLL-Bandbreite und des Spektrums können funktionale und parametrische Ausfälle ermittelt werden. Stimulusgenerator und Bandpassfilter basieren auf verlustlosen Resonatoren, die guten Rauschabstand und Stabilität auch bei kurzen Wortbreiten garantieren. Resonanzfrequenz bzw. Bandbreite werden mit einem Parameter mit annähernd linearer Abhängigkeit eingestellt. Durch diese einfache Beziehung eignet sich das Verfahren auch für einen Selbstabgleich.
Der SP-BIST wurde auf einem hochintegrierten GSM / UMTS-Transceiver-Chip mit zwei 4 GHz SDPLLs in einer 130 nm CMOS-Technologie integriert, ohne die Signalqualität zu beeinträchtigen. Die volldigitale Implementierung ist robust gegen Technologieschwankungen und benötigt eine zusätzliche Fläche von weniger als 0,06 mm2, die durch die Reduktion der Testzeit um 150 ms und die verbesserte Testabdeckung mehr als ausgeglichen wird. Der Transceiver-Chip wurde getestet und zeigt die erwartete SP-BIST Funktionalität.
Bibliothek der Universität Erlangen mit bibliographischen Informationen PDF der Dissertation (3.2 MB)
| © Christian Münker [ 07. Jun 2010 ] |
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