Vortrag auf dem Workshop "Integrierte digitale und analoge Schaltungen" im Rahmen der Kleinheubacher Tagung 2003, Miltenberg, Deutschland, September 2003

Effektive Systemsimulation einer 4 GHz ΔΣ Fractional-N PLL durch pseudo-analoge Verhaltensmodellierung in VHDL

Christian Münker

Inhalt: Phase Locked Loops (PLLs) stellen besondere Anforderungen an die Simulationstechnik durch die Verbindung von analogen und digitalen Schaltungsblöcken in einem geschlossenen Regelkreis. Eine zusätzliche Herausforderung sind die unterschiedlichen Zeitkonstanten im System, die mehrere Größenordnungen überstreichen können: von einigen 100 ps für die VCO Periodendauer bis zu einigen ms für die Einschwingprozesse am Schleifenfilter.

Auf Systemebene werden PLLs üblicherweise mit Hilfe von Verhaltensmodellen simuliert, beispielsweise in Matlab, VHDL-A oder mit Hilfe von SPICE Kleinsignalmodellen. Diese Simulationen sind schnell, gehen aber nicht ins Detail (keine Überprüfung der Pins oder von synthetisierten Digitalblöcken). Auf der anderen Seite werden PLLs oft transient mit einem Analog oder Mixed Signal Simulator simuliert. Für Frequenzsynthesizer mit hohen VCO Frequenzen und großen Teilerfaktoren ist diese Simulationstechnik zu langsam.

Event getriebene Simulatoren für VHDL / Verilog Code lassen transiente Simulationen auf Gatterebene um einige Größenordnungen schneller ablaufen. Für die analogen Blöcke wurden Verhaltensmodelle in Standard VHDL erstellt, die sich effektiv zusammen mit den digitalen Blöcken simulieren lassen. Da ausschließlich Anweisungen des Standard-VHDL Sprachumfangs verwendet wurden, kann ein handelsüblicher Simulator verwendet werden. Der Vortrag schildert zunächst Techniken zur Modellierung von Loop Filter, VCO und anderen Baugruppen. Am Beispiel der Verifikation einer 4 GHz Fractional-N PLL wird der Nutzen dieser Methode demonstriert, schliesslich wird ein Ausblick gegeben, wie diese Simulationsmethodik benutzt werden kann, um Jitter bzw. Phase Noise des Systems zu simulieren.

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